Đọc "Báo cáo sức khỏe" của Silicon Wafer: Cách hiểu các thông số chính

Đối với nhiều người mua và kỹ sư xử lý, bảng thông số kỹ thuật của wafer là một tài liệu “đọc một lần khi ký hợp đồng và không bao giờ mở lại”. Tuy nhiên, tấm silicon là một sản phẩm rấtchuẩn hóa tham sốcông nghiệp: các tiêu chuẩn quốc tế như SEMI M1 xác định kích thước, độ phẳng và các thông số điện bằng ngôn ngữ phổ quát. Bảng thông số kỹ thuật từ Nhà cung cấp A và Nhà cung cấp B trông gần giống nhau -sự khác biệt ẩn giấu trong những con số và trong tính nhất quán.

Một câu ghi lại thông số wafer đến từ đâu:sự tăng trưởng tinh thể xác định "hiến pháp"; tạo hình xác định “vóc dáng”; COA chỉ đơn giản là đọc lại kết quả cho bạn.

 

 

Các phần sau đây bao gồm ba họ chính: hình học, oxy và điện trở suất.

 

2.1 Độ dày

Độ dày wafer tăng theo đường kính. Các giá trị chủ đạo điển hình:

Đường kính	Độ dày điển hình (ví dụ)
6 inch (150 mm)	675 ± 20 µm
8 inch (200mm)	725 ± 20 µm
12 inch (300 mm)	775 ± 20 µm

Độ dày xác định khoảng thời gian quy trình để làm mỏng mặt sau (các tấm wafer nút tiên tiến được làm mỏng đến hàng chục micron), khả năng tản nhiệt của chip và độ bền cơ học. Dung sai càng chặt thì biên độ cho việc thử nghiệm độ mỏng và đầu dò càng lớn.

 

2.2 TTV: Độ dày tính nhất quán

TTV (Tổng cộng độ dày Biến thể) là sự chênh lệch giữa độ dày tối đa và tối thiểu được đo trên một tấm bán dẫn - thước đo độ dày đồng đều của tấm bán dẫn. Đây là thông số cơ bản cho việc kẹp chân không, lấy nét in thạch bản và liên kết: nếu một mặt của tấm bán dẫn dày hơn mặt kia thì bề mặt sẽ biến dạng khi kẹp.

 

2.3 TIR và độ phẳng của địa điểm: Bản in thạch bản bị ẩn giấu Ngưỡng

TIR (Tổng số lần đọc được chỉ định)đo độ lệch tổng thể của bề mặt phía trước so với mặt phẳng tham chiếu. Tuy nhiên, điều thực sự cản trở các quy trình nâng cao làđịa điểm độ phẳng (SFQR/LTV) - máy quét thạch bản lấy nét từng trường,

vì vậy, ngay cả khi tấm bán dẫn phẳng toàn cục, độ dốc cục bộ nhẹ nhàng vẫn sẽ làm mất nét độ phơi sáng. Nút càng nâng cao thì độ sâu tiêu điểm (DOF) càng nhỏ và yêu cầu về độ phẳng của địa điểm càng khắt khe: tại các nút hàng đầu SFQR đã bước vào0.1–

Phạm vi 0,2 µm.

 

2.4 Cung và cong: Biến dạng của bề mặt trung bình

Cây cung mô tả độ lệch của điểm trung tâm của bề mặt trung tuyến của tấm bán dẫn so với mặt phẳng tham chiếu;Làm cong vênh mô tả độ lệch tối đa của bề mặt trung bình đó. Cả hai đều phản ánh ứng suất dư do cắt lát và xử lý nhiệt. Tấm wafer có độ cong quá mức có xu hướng bị kẹt khi xử lý bằng robot, bị nứt trong quá trình làm mỏng và chịu tác động trực tiếp đến khả năng liên kết.

 

Phạm vi điển hình tạia liếc nhìn(giá trị ví dụ; luôn tham khảo bảng thông số kỹ thuật của nhà cung cấp):

tham số	Đặc trưng Phạm vi	Quy trình chính Sự va chạm
độ dày	Xem bảng trên	Cửa sổ mỏng, tản nhiệt, độ bền cơ học
TTV	Lớp cao cấp Nhỏ hơn hoặc bằng 1–2 µm	Kẹp, tập trung litho, liên kết
TIR / SFQR	Cấp độ trang web 0,1–0,2 µm (nút nâng cao)	Độ sâu tiêu điểm, độ chính xác của lớp phủ
Cung / Warp	Thông thường Nhỏ hơn hoặc bằng 20–30 µm; chặt chẽ hơn đối với lớp Prime	Xử lý, làm mỏng, liên kết

 

3.1 Nơi oxy đến Từ

Trong quá trình tăng trưởng Czochralski (CZ), silicon nóng chảy tiếp xúc trực tiếp với nồi nấu kim loại thạch anh (SiO₂), do đó oxy chắc chắn sẽ hòa tan vào chất tan chảy và đi vào tinh thể.CZdo đó tấm bán dẫn luôn chứa oxy, với nồng độ oxy kẽ điển hình là10–16 trang/phút(thang đo ASTM mới). Con đường duy nhất để đạt được silicon "gần như không có oxy" là phương pháp vùng nổi (FZ) - với chi phí giới hạn đường kính và chi phí cao hơn.

 

3.2 Oxy là con dao hai lưỡi Gươm

các lộn ngược: Ở nồng độ thích hợp, oxy tạo thành kết tủa oxy trong quá trình xử lý nhiệt tiếp theo làm loại bỏ ô nhiễm kim loại khỏi khối - đây làthu thập nội bộ (IG), thực sự là một "máy hút bụi tích hợp" cho vùng hoạt động của thiết bị. Oxy cũng tăng cường cơ học cho wafer và ngăn chặn sự trượt trong quá trình xử lý ở nhiệt độ cao.

Nhược điểm:Khoảng 450 độ oxy hình thànhnhà tài trợ nhiệt, cản trở các phép đo điện trở suất và độ ổn định của thông số thiết bị; kết tủa oxy quá mức hoặc quá lớn tạo ra sự sai lệch và lỗi xếp chồng, trong trường hợp nghiêm trọng, xuyên qua khu vực thiết bị. Đối với các tinh thể lớn 12 inch, trường nhiệt khó kiểm soát hơn vàtính đồng nhất oxy xuyên tâmlà một trong những thách thức cốt lõi của sự phát triển tinh thể.

 

4.1 Là gì và bao nhiêu pha tạp

• loại Ptấm wafer được pha tạp boron (B);loại Nvới phốt pho (P), antimon hoặc asen.
• Pha tạp nhẹ:thường là 1–100 Ω·cm - chất nền chủ đạo cho các chip logic, bộ nhớ và analog.
• Bị pha tạp nặng:thường là 0,001–0,02 Ω·cm - được sử dụng làm chất nền của thiết bị điện hoặc lớp chôn.
• Điện trở suất cao:Lớn hơn hoặc bằng 1 kΩ·cm, đạt được với FZ hoặc MCZ - phục vụ RF-SOI, cảm biến hình ảnh và các ứng dụng mô-đun nguồn.

 

4.2 Nó được đo lường như thế nào và cần làm gì Đồng hồ

Điện trở suất được đo bằng phương pháp đầu dò bốn điểm (SEMI MF84) hoặc phương pháp không tiếp xúc. Ngoài giá trị tuyệt đối,gradient điện trở xuyên tâm(thường được yêu cầu Nhỏ hơn hoặc bằng 5%) cũng quan trọng như nhau - nếu điện trở suất của chất nền không đồng nhất, điện áp đánh thủng và điện áp ngưỡng sẽ thay đổi "từ tấm wafer này sang tấm wafer khác" trong các thiết bị hoàn thiện.