Sự khác biệt giữa wafer silicon là gì<100>, <110>, <111>?

1. Cấu trúc tinh thể và sự sắp xếp nguyên tử
1.1 Sắp xếp nguyên tử

<100>Hướng tinh thể

• Sự sắp xếp nguyên tử bề mặt: Các nguyên tử được sắp xếp dọc theo cạnh của khối lập phương để tạo thành một lưới vuông.
• Mật độ nguyên tử: thấp nhất (về các nguyên tử\/cm²), khoảng cách nguyên tử lớn và năng lượng bề mặt cao.
• Hướng liên kết: Các liên kết nguyên tử bề mặt vuông góc với mặt phẳng tinh thể và có hoạt tính hóa học cao.

100                                              010                                              001

<110>Bề mặt tinh thể

• Sắp xếp nguyên tử: Được sắp xếp dọc theo hướng đường chéo của mặt khối để tạo thành một lưới hình chữ nhật.
• Mật độ nguyên tử: Trung bình (về các nguyên tử\/cm²).
• Hướng liên kết: Các liên kết nguyên tử bề mặt được nghiêng ở 45 độ, với cường độ cơ học cao.

1.2 Năng lượng bề mặt và sự ổn định hóa học
<111>><110>><100>(Xếp hạng độ ổn định hóa học)

• <111>Bề mặt có khả năng chống ăn mòn tốt nhất do mật độ nguyên tử cao và liên kết mạnh;
• <100>Các nguyên tử bề mặt lỏng lẻo và dễ dàng khắc bởi các hóa chất (như KOH).

2. Hành vi dị hướng
2.1 ETCHING HÓA CHỌN (Lấy KOH làm ví dụ)

• Cơ chế chính: Tốc độ khắc của KOH trên silicon có liên quan trực tiếp đến mức độ phơi nhiễm của các liên kết nguyên tử dọc theo hướng tinh thể.
• <100>: Liên kết nguyên tử dễ dàng bị tấn công bởi OH⁻, và tốc độ khắc rất nhanh;
• <111>: Liên kết nguyên tử được che chắn chặt chẽ và gần như không có khả năng.

2.2 Khắc khô (như khắc huyết tương)

• Định hướng tinh thể ít có tác dụng, nhưng<111>Bề mặt mật độ cao có thể gây ra hiệu ứng micro và hình thành độ nhám cục bộ.

3. So sánh các đặc điểm quy trình
3.1 Chất lượng lớp oxit

• <100>Ưu điểm: Lớp oxit bị lỗi thấp là một yêu cầu cốt lõi của các thiết bị CMOS.

3.2 Tính di động của tàu sân bay (300K)

• Lý do: The<100>Mặt phẳng tinh thể phù hợp với tính đối xứng của mạng silicon, làm giảm tán xạ sóng mang.

4. Tính chất cơ học và nhiệt
4.1 Sức mạnh cơ học<111>><110>><100>

• Độ bền gãy là: {{0}}. 8 MPa · m¹\/², 0.
• Ví dụ ứng dụng: Các cảm biến áp suất MEMS chủ yếu sử dụng<110>vệt vì sức đề kháng mệt mỏi của họ tốt hơn<100>.

4.2 Hệ số giãn nở nhiệt
Sự bất đẳng hướng của silicon dẫn đến sự khác biệt về các hệ số giãn nở nhiệt theo các hướng tinh thể khác nhau:

• <100>: 2.6×10⁻⁶ /K
• <110>: 1.6×10⁻⁶ /K
• <111>: 0.5×10⁻⁶ /K

Sự va chạm:<111>Wafer dễ bị căng thẳng trong các quá trình nhiệt độ cao và ngân sách nhiệt cần được thiết kế cẩn thận.

5. Kịch bản ứng dụng
5.1 <100>Định hướng tinh thể

• Mạch tích hợp (ICS): Hơn 95% chip logic của thế giới (như CPU ​​và DRAM) sử dụng<100>vệt.
• Ưu điểm: Mật độ trạng thái giao diện thấp, tính di động của chất mang cao và tính đồng nhất của lớp oxit.
• Tế bào mặt trời: Cấu trúc kim tự tháp được hình thành bởi việc khắc bất đẳng hướng, với độ phản xạ của<5%.
• Ví dụ: Quy trình 3NM của TSMC dựa trên<100>Silicon, với chiều dài cổng là 12nm.

5.2 <110>Định hướng tinh thể
Thiết bị MEMS:

• Accelerometers: Use vertical deep grooves to make movable masses (aspect ratio >20:1).
• Cảm biến áp suất: Hệ số Piezoresistance là lớn nhất trong<110>hướng (ví dụ: hệ số π₁₁ của silicon là 6,6 × 10^-11 pa⁻).
• Thiết bị tần số cao:<110>Chất nền silicon có thể làm giảm căng thẳng không khớp mạng trong sự tăng trưởng epiticular của GaAs.

5.3 <111>Định hướng tinh thể
Thiết bị quang điện tử:

• Gan epitaxial: Trận đấu mạng lưới cao với<111>silicon (17% không phù hợp, so với<100> 23%).
• Mảng chấm lượng tử: Các mặt phẳng nguyên tử mật độ cao cung cấp các vị trí tạo mầm theo thứ tự.
• Mẫu cấu trúc nano: Được sử dụng cho các mẹo thăm dò AFM hoặc tăng trưởng dây nano.

6. Chuỗi chi phí và công nghiệp

Trình điều khiển chi phí:

• <100>Wafer có chi phí thấp nhất do quy mô kinh tế;
• <111>Wafer yêu cầu các quá trình cắt và đánh bóng đặc biệt.

Tóm tắt: Cơ sở chính để chọn định hướng tinh thể