Công nghệ xử lý micro-nano: Khắc khô và khắc ướt

Trong quá trình xử lý micro-nano, khắc là một bước quan trọng sau quang khắc, đó là loại bỏ có chọn lọc các vật liệu khắc không cần thiết khỏi bề mặt tấm silicon bằng phương pháp hóa học hoặc vật lý, sau đó hình thành các mẫu mạch được xác định bằng quang khắc. Nói cách khác, hãy giữ lại những gì bạn muốn và loại bỏ những gì bạn không muốn. Quá trình khắc trong công nghệ xử lý micro-nano hiện nay chủ yếu được chia thành hai phương pháp khắc: khắc khô và khắc ướt.
Khắc ướt là phương pháp loại bỏ chất ăn mòn thông qua phản ứng hóa học giữa dung dịch ăn mòn hóa học và chất ăn mòn. Khả năng thích ứng mạnh mẽ, độ đồng đều bề mặt tốt, ít làm hỏng tấm silicon, phù hợp với hầu hết tất cả kim loại, thủy tinh, nhựa và các vật liệu khác. Tuy nhiên, do những hạn chế trong việc kiểm soát độ rộng đường và tính hướng khắc: hầu hết quá trình khắc ướt là phương pháp khắc đẳng hướng không dễ kiểm soát, hiệu ứng trung thực của việc khắc mẫu không lý tưởng và độ rộng đường khắc không đồng đều rất khó. Kiểm soát. Khắc khô đã trở thành quy trình chủ đạo hiện nay.
Khắc khô là để bề mặt của tấm silicon tiếp xúc với plasma được tạo ra ở trạng thái khí. Plasma đi qua cửa sổ được mở bởi chất quang dẫn và có phản ứng vật lý/hóa học với tấm bán dẫn silicon, từ đó loại bỏ vật liệu bề mặt tiếp xúc. So với khắc ướt, ưu điểm của khắc khô là cấu hình khắc có tính dị hướng và có khả năng kiểm soát độ rộng đường tốt hơn, để đảm bảo độ trung thực của các mẫu đẹp sau khi chuyển. Đồng thời, do không sử dụng thuốc thử hóa học nên ô nhiễm hóa chất cũng như các vấn đề như tiêu hao nguyên liệu và chi phí xử lý khí thải. Nhược điểm là: chi phí cao.
Khắc khô chủ yếu bao gồm khắc kim loại, khắc điện môi và khắc silicon, trong đó khắc kim loại chủ yếu được sử dụng để khắc hợp kim nhôm của các đường nối kim loại, làm phích cắm vonfram và khắc kim loại tiếp xúc; khắc điện môi chủ yếu được sử dụng để tạo lỗ tiếp xúc và xuyên lỗ; khắc silicon chủ yếu được sử dụng để tạo ra các cổng polysilicon trong cấu trúc cổng MOS và cách ly thiết bị hoặc các rãnh silicon đơn tinh thể trong cấu trúc tụ điện DRAM.