Quá trình EPI (EPITAXY) là một công nghệ tăng trưởng vật liệu quan trọng trong sản xuất chất bán dẫn . Nó sử dụng một lớp silicon đơn tinh thể chất lượng cao hoặc vật liệu silicon trên cơ sở thiết bị. Bicmos, chip rf, vv .
1. Định nghĩa về quy trình EPI
Epitaxy (tăng trưởng epiticular) đề cập đến sự tăng trưởng của các vật liệu tương tự hoặc khác nhau dọc theo hướng mạng trên chất nền tinh thể (thường là silicon đơn tinh thể) với cấu trúc mạng hiện có để tạo thành một lớp vật liệu đơn tinh thể mới với cùng một hướng tinh thể với chất nền .}}}}
2. Mục đích chính của quy trình EPI
| Mục đích | Minh họa |
| Cải thiện chất lượng tinh thể | Cung cấp các lớp tăng trưởng mật độ chất lượng cao, thấp |
| Kiểm soát nồng độ doping và loại | Một vùng thấp hơn (pha tạp thấp) hoặc pha tạp hơn chất nền, tạo thành một vùng trôi . |
| Giới thiệu kỹ thuật căng thẳng | Giới thiệu SIGE hoặc các yếu tố gây căng thẳng trong lớp EPI để cải thiện khả năng vận động của sóng mang (như silicon căng thẳng) |
| Cung cấp lớp cách ly thiết bị | Hỗ trợ sự hình thành các lớp cách ly dọc trong SOI, bicmos và các cấu trúc khác |
| Hỗ trợ cấu trúc thiết bị điện áp cao |
Ví dụ, LDMOS và IGBT yêu cầu lớp EPI dày, pha tạp thấp làm vùng trôi để tăng điện áp phân hủy .
|
3. Phân loại quá trình EPI
1. Phân loại theo loại vật liệu
| Kiểu | Mô tả |
| Si epi | Phổ biến nhất, lớp epiticular silicon tinh thể đơn nhất |
| SIGE EPI | Các lớp biểu mô silicon pha tạp Germanium cho các thiết bị kỹ thuật căng thẳng hoặc RF |
| SI: C EPI | Lớp epiticular silicon pha tạp carbon để hạn chế khuếch tán boron (PMO) |
| III-V EPI | GaAs, INP, v.v. |
2. Phân loại theo loại pha tạp
| Kiểu | Mô tả |
| EPI loại N. | Phốt pho/asen pha tạp, phù hợp cho lớp thiết bị năng lượng như N-LDMOS |
| EPI loại P. | Boron pha tạp, phù hợp với cấu trúc thiết bị CMOS loại P |
| EPI nội tại | Pha tạp rất thấp, gần với silicon nội tại, cho các ứng dụng điện áp cao |
3. Phân loại theo dạng cấu trúc
| Kiểu | Minh họa |
| EPI một lớp | Cấu trúc độ dày/doping đơn |
| EPI đa lớp | Doping được phân loại, chẳng hạn như các lớp P/N xen kẽ cần thiết cho các cấu trúc SJ MOSFET SJ |
| EPI chọn lọc | Chỉ phát triển ở các khu vực địa phương của wafer (như nguồn/cống), được sử dụng cho finfet hoặc các cấu trúc căng thẳng |
4. Tổng quan về luồng quy trình EPI
Chuẩn bị chất nền:
- Làm sạch wafer silicon đánh bóng (làm sạch RCA);
- loại bỏ lớp oxit ban đầu (xử lý khí HF hoặc HCl);
- Giảm bề mặt để làm sạch bề mặt SI (100)
Tăng trưởng tinh thể (phản ứng epiticular):
-Use CVD (quá trình lắng đọng hơi hóa học);
-Common Gas phản ứng:
-Sih₄ (silane), sicl₄, hcl
-Doping Gas: Ph₃ (phốt pho), B₂H₆ (boron), Ash₃ (asen)
Các tham số điều khiển quá trình:
Temperature: 900 độ ~ 1200 độ (lò phản ứng tường nóng hoặc tường lạnh)
-Pressure: áp suất thấp hoặc áp suất khí quyển;
Tỷ lệ tăng giá:<1μm/min (strict requirements on thickness/uniformity)
Hậu xử lý:
-Test độ đồng đều độ dày, phân phối doping;
-SpStep Đo chiều cao;
Phân tích khuyết tật -Surface (E . g . bằng quang học/sem/afm/etc để phát hiện trật khớp tinh thể)
5. Các kịch bản ứng dụng EPI phổ biến
1. Các thiết bị nguồn (LDMOS, IGBT, DIODE)
Pha tạp thấp, lớp EPI dày tạo thành một vùng trôi;
Tăng điện áp phân hủy và giảm tổn thất dẫn điện .
2. các thiết bị hiệu suất cao FinFET/CMOS
SIGE EGE chọn lọc trong nguồn/cống;
Giới thiệu căng thẳng, cải thiện tính di động và giảm điện trở .
3. Các thiết bị RF (RF CMOS, HBT)
Lớp EPI được kiểm soát chính xác tạo thành các cấu trúc không đồng nhất (như SIGE HBT);
Cung cấp đáp ứng tần số tốt hơn và đặc điểm nhiễu thấp .
6. Những thách thức của quy trình EPI
| Thử thách | Minh họa |
| Kiểm soát khuyết tật mạng | Lớp EPI phải duy trì mật độ trật khớp thấp (e . g . tdd <1e4) |
| Kiểm soát chính xác doping | Để đạt được biến thể <5%, đặc biệt là trong các cấu trúc nhiều lớp |
| Giao diện sạch sẽ | Vụ tạp giao diện/quá trình oxy hóa có thể gây ra sự không phù hợp tinh thể và suy thoái điện |
| Bước chiều cao/kiểm soát cầu thang | Yêu cầu cao đối với quang khắc và độ phẳng tiếp theo |
| Trị giá | Thiết bị EPI đắt tiền, chậm và tốn kém |
7. Mối quan hệ giữa EPI và các công nghệ khác
| Công nghệ | Mối quan hệ |
| SOI | EPI có thể được trồng trên các lớp silicon để chế tạo thiết bị |
| Finfet | Nguồn/thoát nước thường sử dụng EPI chọn lọc để giới thiệu căng thẳng |
| Super Junction | Nhiều lớp các lớp EPI loại P/N xen kẽ tạo thành cấu trúc MOS điện áp cao |
| CMO điện áp cao | Lớp EPI tạo thành một vùng trôi điện áp cao và cùng tối ưu hóa RON và BV với lớp chôn |
Tóm tắt
| Dự án | Nội dung |
| Mục đích | Cung cấp các cấu trúc tinh thể đơn chất lượng cao, doping kiểm soát |
| Đường | Lấy hơi hóa học (CVD) Epitaxy tinh thể đơn trên tấm wafer |
| Ứng dụng | Thiết bị điện áp cao, RF, FinFET, SOI, Thiết bị Power, v.v. |
| Thử thách | Khiếm khuyết tinh thể, độ chính xác doping, độ phẳng bề mặt, chi phí |
